作者|ZeR0 編輯|漠影

邁向Chiplet時(shí)代！中國(guó)生態(tài)發(fā)展正當(dāng)時(shí)。?

芯東西8月9日?qǐng)?bào)道，今日中國(guó)Chiplet開發(fā)者大會(huì)在無錫舉行。近年來，集成電路行業(yè)因摩爾定律逐漸失效而陷入困境。Chiplet（芯粒）技術(shù)作為熱門的“換道超車”的技術(shù)方案受到廣泛關(guān)注。作為先進(jìn)封裝技術(shù)的代表，Chiplet將復(fù)雜芯片拆解成一組具有單獨(dú)功能的小芯片單元die（裸片），通過die-to-die的方式將模塊芯片和底層基礎(chǔ)芯片封裝組合在一起，形成系統(tǒng)芯片。

(資料圖片)

通過這種方式，不同工藝節(jié)點(diǎn)的Chiplet可以被搭配組合，從而創(chuàng)建具有不同功能集的產(chǎn)品，這樣既能滿足日益多元化、差異化的下游需求，又相較整塊芯片采用先進(jìn)制程顯著降低成本。

中國(guó)工程院院士許居衍在會(huì)上致辭，中國(guó)工程院院士鄔江興，芯耀輝科技聯(lián)合創(chuàng)始人、總裁兼CTO李孟璋，蘇州銳杰微董事長(zhǎng)方家恩，上海芯和半導(dǎo)體聯(lián)合創(chuàng)始人、高級(jí)副總裁代文亮，北京超摩科技CEO范靖，深圳奇普樂CEO許榮峰等產(chǎn)學(xué)界專家同臺(tái)，通過一系列干貨豐富的報(bào)告分享，對(duì)中國(guó)Chiplet產(chǎn)業(yè)鏈各環(huán)節(jié)的關(guān)鍵技術(shù)、應(yīng)用進(jìn)展、機(jī)遇與挑戰(zhàn)等熱點(diǎn)議題集中探討。

01.許居衍院士：芯粒是一種“新IP”，將改變?cè)O(shè)計(jì)范式

在致辭環(huán)節(jié)，中國(guó)工程院院士許居衍提出四點(diǎn)建議：1）研討芯粒內(nèi)涵，引導(dǎo)共識(shí)；2）轉(zhuǎn)化潛在優(yōu)勢(shì)，貢獻(xiàn)智慧；3）學(xué)術(shù)研討同時(shí)，推動(dòng)實(shí)踐；4）建言政府關(guān)注，尋求支持。

他談道，芯粒不是早就有之，而是軟、硬IP之外的一種“新IP”，芯粒是單片無法提高功能數(shù)和算/存力發(fā)展階段的產(chǎn)物。一方面，功能數(shù)、異構(gòu)性增加，而單片又受限于光罩尺寸，要求功能分解再堆疊集成；另一方面，算力、存力增加，而架構(gòu)又受限于存貯程序，要求近存計(jì)算。隨著應(yīng)用進(jìn)入高算力時(shí)代，這些因素推動(dòng)硅單片集成走向基于芯粒的異構(gòu)集成。

許居衍院士說，芯粒將改變Fabless、電子系統(tǒng)的“設(shè)計(jì)范式”。芯粒在成就“巨大”芯片的同時(shí)，也改變了單片SoC集成的難處。它便于靈活“混合-搭配”，使定制專用（DSA）在“市場(chǎng)小”下成為可能，使設(shè)計(jì)電路如同“搭積木”成為可能。它也便于電子設(shè)備小型化，基于芯粒的異構(gòu)堆疊集成使“板”上芯片小型化，既能緩解熱分布問題，又能“拉近”存算功能。

目前我國(guó)在芯粒領(lǐng)域的優(yōu)勢(shì)包括：建設(shè)首個(gè)“國(guó)家IC特色工藝與封測(cè)制造業(yè)創(chuàng)新中心”，擁有全球前四、國(guó)內(nèi)最早進(jìn)入先進(jìn)封裝的企業(yè)，已提出兩種芯粒互聯(lián)協(xié)議標(biāo)準(zhǔn)，擁有晶圓制造線和掩膜制造企業(yè)、集成電路與微系統(tǒng)國(guó)家重點(diǎn)實(shí)驗(yàn)室、一度領(lǐng)先全球的超級(jí)計(jì)算機(jī)太湖之光等等。

在兼顧學(xué)術(shù)與實(shí)踐方面，許居衍院士探討了一些可能的途徑：1）以高性能計(jì)算（太湖之光）為抓手，對(duì)之進(jìn)行“功能分解”，對(duì)需要新增添的異構(gòu)性以及相應(yīng)技術(shù)（如EDA）一一列出，尋找解決辦法。2）在時(shí)期成熟基礎(chǔ)上，以MPW形式，制造掩膜、流片。3）在現(xiàn)有基礎(chǔ)上，集中優(yōu)選一、兩種先進(jìn)封裝，進(jìn)行工程化開發(fā)。

最后，他呼吁政府提供準(zhǔn)確的發(fā)展方向、詳細(xì)的路徑，為芯粒產(chǎn)業(yè)發(fā)展提供支持。

02.鄔江興院士：SDSoW是中國(guó)內(nèi)涵自信自強(qiáng)“芯”基石

隨后，中國(guó)工程院院士鄔江興進(jìn)行報(bào)告分享。他談道，Chiplet是世界集成電路發(fā)展新方向，隨著標(biāo)準(zhǔn)及工具的統(tǒng)一和生態(tài)爆發(fā)，Chiplet迎來快速發(fā)展，Chiplet工藝加速涌現(xiàn)和成熟，英特爾、英偉達(dá)、AMD、蘋果、特斯拉、Cerebras等均推出相關(guān)產(chǎn)品，Chiplet封裝產(chǎn)能呈現(xiàn)供不應(yīng)求的趨勢(shì)。

要想不被“卡脖子”，方向/路線選擇至關(guān)重要。如何實(shí)現(xiàn)體系結(jié)構(gòu)融合集成電路工藝進(jìn)步的創(chuàng)新？鄔江興院士強(qiáng)調(diào)，互連體制創(chuàng)新是必要前提。受人腦啟迪，其團(tuán)隊(duì)在2008年提出軟件定義計(jì)算結(jié)構(gòu)，2009年提出軟件定義互連概念，2019年推出世界首款SDI芯片——軟件定義支持RapidIO、Ethernet和FC協(xié)議的互連芯片。

鄔江興院士介紹了一種融合創(chuàng)新路線——軟件定義晶上系統(tǒng)（SDSoW），它由晶上封裝系統(tǒng)（CoWoS）和領(lǐng)域?qū)Ｓ密浻布f(xié)同計(jì)算架構(gòu)（DSA）組合，形成連乘效應(yīng)。芯東西曾在《僅靠Chiplet，救不了中國(guó)芯》文章中對(duì)SDSoW技術(shù)路線進(jìn)行詳細(xì)報(bào)道。

Chiplet是“微電子”視角的芯片工程技術(shù)路線創(chuàng)新，而SDSoW是“系統(tǒng)”視角的系統(tǒng)工程技術(shù)路線創(chuàng)新，SDSoW比Chiplet具有更高的技術(shù)維度。SDSoW既要復(fù)用Chiplet的芯粒、工藝、工具等共性技術(shù)，又要擴(kuò)展開發(fā)大尺寸晶圓基板、大規(guī)模芯粒集成、軟件定義結(jié)構(gòu)設(shè)計(jì)等工藝、工具等個(gè)性技術(shù)；既要能破解當(dāng)下“被卡脖子”的困局，又能變革傳統(tǒng)的系統(tǒng)工程技術(shù)路線。

鄔江興院士總結(jié)說，SDSoW可獲得指數(shù)量級(jí)系統(tǒng)性增益，僅靠微電子工藝技術(shù)進(jìn)步無法獲得體系結(jié)構(gòu)帶來的連乘增益，SDSoW既是突破制裁封鎖時(shí)局的一條生路，也可在系統(tǒng)級(jí)產(chǎn)品上獲得“與高手博弈”的能力。

03.超摩科技范靖：高性能CPU Chiplet面臨四大挑戰(zhàn)，大量“靈魂問題”待解

北京超摩科技CEO范靖重點(diǎn)探討了高性能CPU Chiplet設(shè)計(jì)中的挑戰(zhàn)與機(jī)遇，并拋出一連串的“靈魂問題”。

范靖說，AI大模型時(shí)代需要更高性能的緊耦合的CPU，構(gòu)建大模型所需超高算力系統(tǒng)離不開高性能CPU、離不開高性能低延遲緩存一致性互連。Chiplet技術(shù)的應(yīng)用是大勢(shì)所趨，是半導(dǎo)體產(chǎn)業(yè)摩爾定律之后的新增長(zhǎng)曲線和必然路徑。據(jù)悉，目前超過25%的高性能CPU和GPU都采用了Chiplet技術(shù)設(shè)計(jì)，包括英特爾、AMD、英偉達(dá)、海思、Marvell、亞馬遜等等。

Chiplet技術(shù)為高性能CPU設(shè)計(jì)帶來了革新性機(jī)會(huì)，有助于打破芯片總線邊界、算力上限、緩存容量上限，能夠助力高性能芯片降低開發(fā)及量產(chǎn)成本、加快芯片開發(fā)周期、發(fā)揮靈活性優(yōu)勢(shì)。

Chiplet技術(shù)也為國(guó)產(chǎn)先進(jìn)工藝下量產(chǎn)CPU帶來的機(jī)遇：1）在工藝不成熟、沒IP可用的情況下，只需要STD、SRAM就行；2）在良率不高的情況下，Chiplet的好處是良率提升；3）在產(chǎn)能不高的情況下，Chiplet能實(shí)現(xiàn)用最小產(chǎn)能服務(wù)最多的芯片。Chiplet能最大程度提取先進(jìn)工藝的好處，最有效率地利用先進(jìn)工藝產(chǎn)能。

基于Chiplet技術(shù)的高性能CPU設(shè)計(jì)面臨很多挑戰(zhàn)：隨著采用Chiplet設(shè)計(jì)的芯片規(guī)模越做越大，封裝復(fù)雜度上升，存在翹曲的風(fēng)險(xiǎn)，可靠性變差，還有算力增大、3D堆疊，導(dǎo)致散熱非常的挑戰(zhàn)。采用Chiplet設(shè)計(jì)還引入了額外的功耗、面積、延遲，直接影響性能并帶來NUMA （非統(tǒng)一內(nèi)存訪問）distance問題。

范靖主要分享了CPU Chiplet設(shè)計(jì)的四個(gè)挑戰(zhàn)：

一是靈活性易用性如何實(shí)現(xiàn)，包括CPU核架構(gòu)的選擇、如何用盡可能少的流片滿足不同產(chǎn)品對(duì)CPU核數(shù)的需求、如何在多die擴(kuò)展時(shí)無縫實(shí)現(xiàn)核間緩存一致性、帶不帶外圍接口以及帶哪些和帶多少、Chiplet集成誰來完成、良率由誰來負(fù)責(zé)、故障診斷和調(diào)試手段、如何方便有效地完成CPU Chiplet和應(yīng)用之間的軟件整合等問題。

二是如何解決互聯(lián)互通問題，包括做哪個(gè)標(biāo)準(zhǔn)、何時(shí)標(biāo)準(zhǔn)能融合、有沒有可能一個(gè)設(shè)計(jì)兼容多種協(xié)議、有了標(biāo)準(zhǔn)離完全的互聯(lián)互通還有多遠(yuǎn)、訪存延遲問題等問題。

三是如何把CPU Chiplet做出價(jià)值來，包括CPU主頻更高、功耗及能效比更好、面積更好、系統(tǒng)級(jí)就緒、車規(guī)要求等。

四是供應(yīng)鏈方面的挑戰(zhàn)，如先進(jìn)工藝Access、封裝、Complete test coverage with CP、CP 分bing、RMA、物料增加對(duì)供應(yīng)鏈管理難度的提升等難題。

04.高速Chiplet接口IP選型指南、關(guān)鍵技術(shù)與主要挑戰(zhàn)

芯耀輝科技聯(lián)合創(chuàng)始人、總裁兼CTO李孟璋將Chiplet生態(tài)的發(fā)展分為三個(gè)階段：2023年及以前是早期；大約2023年達(dá)到中間形態(tài)，進(jìn)入生態(tài)成長(zhǎng)期；預(yù)計(jì)到2027年形成最終格局，進(jìn)入生態(tài)成熟期。他著重分享了高速Chiplet接口IP的發(fā)展與挑戰(zhàn)。

李孟璋認(rèn)為，Chiplet發(fā)展需要產(chǎn)業(yè)鏈及技術(shù)升級(jí)配合。拆分來看，多個(gè)Chiplet整合涉及：1）封裝技術(shù)，高密度、大帶寬布線的“先進(jìn)封裝技術(shù)”和提升多個(gè)Chiplet之間布線的數(shù)量并提升信號(hào)傳輸質(zhì)量；2）D2D IP，面積小、功耗低、高帶寬的高速接口設(shè)計(jì)；3）協(xié)議標(biāo)準(zhǔn)，統(tǒng)一標(biāo)準(zhǔn)保證不同Chiplet之間能順利完成數(shù)據(jù)交互。

系統(tǒng)分割設(shè)計(jì)涉及設(shè)計(jì)方法及系統(tǒng)架構(gòu)，包括將完整的大系統(tǒng)劃分成多個(gè)Chiplet的設(shè)計(jì)和驗(yàn)證過程及方法，以及完整的設(shè)計(jì)流程以及研制配套的設(shè)計(jì)輔助工具。

并口、串口D2D IP兩種技術(shù)如何選擇？李孟璋分享說，兩種技術(shù)路線的選擇取決于三個(gè)因素：1）芯片系統(tǒng)性能的需求，如延時(shí)、能耗、總帶寬等；2）芯片物理實(shí)現(xiàn)的限制，如芯片面寬，bumppitch等；3）封裝的選擇和設(shè)計(jì)限制，如封裝層數(shù)、封裝厚度、線寬線距等。

D2D IP接口IP的主要挑戰(zhàn)包括Bump Map和Routing優(yōu)化、封裝設(shè)計(jì)和SI、SI分析、PI、量產(chǎn)測(cè)試等。芯耀輝具備完整的D2D和C2C解決方案，在芯片設(shè)計(jì)、系統(tǒng)設(shè)計(jì)、生產(chǎn)測(cè)試三個(gè)維度覆蓋Chiplet對(duì)D2D、C2C接口IP的需求。

D2D互連技術(shù)標(biāo)準(zhǔn)是Chiplet的關(guān)鍵。蘇州銳杰微董事長(zhǎng)方家恩圍繞用于Chiplet芯片高速互聯(lián)D2D的關(guān)鍵技術(shù)和應(yīng)用輸出了大量的技術(shù)干貨及多個(gè)IP仿真及封裝案例。

據(jù)他分享，銳杰微是一家提供全流程Chiplet及高端芯片封測(cè)制造方案商，具有數(shù)百項(xiàng)芯片封裝項(xiàng)目管理和交付經(jīng)驗(yàn)，自研有Chiplet 工藝開發(fā)，自成立之初一直瞄準(zhǔn)國(guó)內(nèi)高端處理器，想要打造國(guó)產(chǎn)全流程Chiplet解決方案。其高端芯片先進(jìn)封測(cè)一站式解決方案有助于提升產(chǎn)品集成度與性能指標(biāo)，降低產(chǎn)品功耗。

05.為Chiplet量身定做EDA方案，芯片設(shè)計(jì)平臺(tái)加速Chiplet開發(fā)生產(chǎn)

上海芯和半導(dǎo)體聯(lián)合創(chuàng)始人兼高級(jí)副總裁代文亮認(rèn)為Chiplet實(shí)現(xiàn)的三個(gè)關(guān)鍵技術(shù)包括：1）Die-to-Die互連；2）先進(jìn)封裝3D異構(gòu)集成；3）設(shè)計(jì)流程和EDA工具。

芯和半導(dǎo)體提供/3D多芯片Chiplet EDA解決方案，為3DIC Chiplet量身定做，涉及定制化網(wǎng)格、跨尺度電磁仿真引擎、支持云計(jì)算的HPC高性能分布并行式計(jì)算等技術(shù)。在滿足精度情況下，其大容量跨尺度引擎相較友商產(chǎn)品可將仿真速度加速10倍。芯和針對(duì)異構(gòu)集成的Metis解決方案已被眾多國(guó)際領(lǐng)先Chiplet設(shè)計(jì)客戶采用。

深圳奇普樂CEO許榮峰主要介紹了其客戶自定義Chiplet芯片設(shè)計(jì)平臺(tái)Chipuller。所謂客戶定義芯片設(shè)計(jì)是指讓終端定義并設(shè)計(jì)芯片。

高密度硅互連與堆疊是Chiplet芯片設(shè)計(jì)平臺(tái)的技術(shù)基石之一。硅上互連通過硅晶板來連接芯粒，是現(xiàn)在Chiplet技術(shù)在異構(gòu)集成技術(shù)上的一個(gè)重要探索。它使用硅晶板將各個(gè)芯粒以硅后物理IP的形式高密度集成；以這種集成方式，其集成效能和集成性能與SoC內(nèi)部的IP復(fù)用等效。

傳統(tǒng)意義上的CAD設(shè)計(jì)軟件只能在本地部署，針對(duì)”單點(diǎn)”提供軟件服務(wù)。Chipuller則可以實(shí)現(xiàn)客戶部署的靈活性，實(shí)現(xiàn)軟件形態(tài)多樣化，如果客戶想要私有化部署的版本，那也可以用云原生的形態(tài)來快速實(shí)現(xiàn)。其封裝設(shè)計(jì)工具通常支持創(chuàng)建可重用的組件和模塊，并具有自動(dòng)化代碼生成和驗(yàn)證功能，支持創(chuàng)建可重用的組件和模塊，并支持多個(gè)開發(fā)人員團(tuán)隊(duì)協(xié)作功能，允許多個(gè)開發(fā)人員同時(shí)參與封裝設(shè)計(jì)的過程，這有助于減少客戶定制化產(chǎn)品的開發(fā)、生產(chǎn)時(shí)間及成本。

許榮峰說，基于靈活的可編輯化Chiplet設(shè)計(jì)工具（如Chipuller）的互連設(shè)計(jì)，搭配Chiplet library的模塊化建設(shè)，或?qū)⑿纬筛鼮橐?guī)范且可快速落地生產(chǎn)的參考設(shè)計(jì)方案。同時(shí)Chipuller也更加安全，能保護(hù)涉及IP免遭逆向工程的侵?jǐn)_。

06.結(jié)語(yǔ)：中國(guó)Chiplet生態(tài)發(fā)展正當(dāng)時(shí)，Chiplet開發(fā)者大賽啟動(dòng)

為了推動(dòng)后摩爾時(shí)代集成電路技術(shù)與產(chǎn)業(yè)高質(zhì)量發(fā)展，中國(guó)Chiplet開發(fā)者大會(huì)聚焦Chiplet原生技術(shù)標(biāo)準(zhǔn)，借助資本力量，聚集Chiplet技術(shù)生態(tài)鏈條企業(yè)，推動(dòng)企業(yè)的交流研討和技術(shù)創(chuàng)新，促進(jìn)圍繞Chiplet標(biāo)準(zhǔn)與技術(shù)的戰(zhàn)略合作和共建共享，形成技術(shù)資源、人才資源、產(chǎn)業(yè)資源高效流動(dòng)的產(chǎn)業(yè)生態(tài)，實(shí)現(xiàn)產(chǎn)學(xué)研用資融合。

除了豐富的干貨報(bào)告外，現(xiàn)場(chǎng)還舉行了芯光互連產(chǎn)業(yè)基金簽約、Chiplet開發(fā)者大賽啟動(dòng)儀式。本次大賽旨在圍繞我國(guó)原生Chiplet標(biāo)準(zhǔn)形成設(shè)計(jì)生態(tài)，借助以芯光互連產(chǎn)業(yè)基金為主的資本力量、以芯光互連技術(shù)研究院為主的技術(shù)與孵化平臺(tái)、CCITA聯(lián)盟及相關(guān)產(chǎn)業(yè)資源，推動(dòng)我國(guó)新型集成電路產(chǎn)業(yè)持續(xù)發(fā)展。

大賽采用開放式自主命題，面向數(shù)據(jù)中心、車載、消費(fèi)電子等應(yīng)用場(chǎng)景，在面向Chiplet架構(gòu)設(shè)計(jì)的前提下鼓勵(lì)設(shè)計(jì)創(chuàng)新。本次大賽共有三個(gè)賽道：1）基于Chiplet架構(gòu)的SOC芯片；2）面向Chiplet應(yīng)用的接口IP與功能芯粒；3）面向Chiplet應(yīng)用的EDA工具。

參賽團(tuán)隊(duì)須在2023年10月31日前通過中國(guó)計(jì)算機(jī)互連技術(shù)聯(lián)盟官方網(wǎng)站（）填寫報(bào)名信息，并提交參賽作品相關(guān)材料。一等獎(jiǎng)、二等獎(jiǎng)、三等獎(jiǎng)項(xiàng)目如總部落地?zé)o錫錫山區(qū)，納入芯光互連產(chǎn)業(yè)基金備投庫(kù)，分別可給予最高500萬、300萬、100萬元的天使投資。

關(guān)鍵詞：